选型时没人提，调试时让你怀疑人生

很多硬件兄弟选光-MOS（光耦继电器）列如：做FCT测试矩阵或仪器信号切换，都是冲着它无触点、长寿命、TTL直驱、隔离电压高这些优点去的。手册看着漂亮，板子画得也顺手，结果一到调试验证阶段，怪事就来了：继电器明明已经关断了，通道上却还飘着微弱信号，采样零点乱跳，开短路判断也时不时误报。

这时候第一反应往往是“器件坏了”？换一颗，还是老样子。再仔细一看规格书，关断漏电流典型最大1μA——微安级别，听着不大，但后级是MΩ级的高阻抗测量回路，1μA乘以1MΩ就是1V，这还能忍？其实这事儿真不赖器件，半导体开关天生就做不到机械继电器那种物理空气隙的彻底断路，漏电流是固有属性，不是质量缺陷。搞明白这一点，后面的路就好走了

漏电流到底从哪来的？三个源头+一个放大器

光-MOS内部说白了就是“光电耦合器+集成MOS管输出”，就算输入侧的LED完全熄灭，输出MOS管也没法做到物理断开。具体漏电路径主要有这几条：

第一，MOS管本体的关断漏电流，这是主犯

规格书里白纸黑字，常温下某些型号最大1μA，如果是1B常闭型，甚至能到10μA。而且这个值随电压和温度飙升——夏天机箱里热到七八十度，漏电流翻几倍都不稀奇。机械继电器靠空气间隙隔离，漏电几乎为零；半导体则是PN结，只要两端有电压，总会有少数载流子偷偷溜过去。

第二，输出端寄生电容，专坑交流和高频

器件输出脚之间总有pF级的寄生电容（几十到几百pF），哪怕MOS已经关断，交流或脉冲信号照样能通过电容耦合到后级，感觉就像通道没切干净。低频直流可能不明显，但高频测试时这个耦合干扰能把波形搅得乱七八糟。

第三，PCB和环境带来的附加漏电，这是帮凶

板子上的助焊剂残留、潮湿空气，会在引脚间形成微弱的漏电路径，叠加器件本身的漏电，实测值比手册更难看。如果矩阵板卡有多路，各路漏电一叠加，误差直接放大。

最后，负载阻抗太高，把微漏电放大成显著误差

FCT测试、仪器测量后端往往是MΩ级输入，1μA在上面产生几伏压降轻而易举。反过来，如果负载是低阻抗（比如几十欧），这点漏电根本掀不起波澜，所以功率回路从来没人纠结这个参数——但咱们做测量的人，必须把它当回事。

提醒一句：别一测到关断还有电压就觉得是器件坏了，1μA是设计允许的正常值，这是半导体开关的“胎记”

怎么办？从选型到布线到软件，三管齐下

既然漏电躲不开，那就得想办法把它压到可接受的范围。工程上我们一般是分层应对

第一步：选型时就把“坑”避开

1. 触点型号选1A，避开1B。 1A常开型典型漏电最大1μA，1B常闭型最大10μA，微弱信号采样首选1A，别图方便用常闭
2. 电压等级别盲目追高。 高压型号虽然耐压高，但导通电阻和漏电流都会增加，只要满足被测信号电压就够，别选高一档
3. 超微弱信号（pA级）直接放弃光-MOS。 这种场景老老实实用干簧继电器，光-MOS更适合mV~mA级别的普通FCT产线测试
4. 看全温参数，别只看25℃。 一定要评估-40~+85℃全温度范围下的漏电流变化，高温才是真正的照妖镜

第二步：电路上做点“小手术”

• 泄放/下拉电阻，矩阵板必备在每路信号输出对地并一个合适阻值的电阻，把关断漏电流泄放到地，免得后级高阻抗节点浮空。阻值选择要权衡：太大泄放不干净，太小会拉低有效信号，增加导通负载。FCT矩阵一般取10k~100kΩ，具体根据被测信号阻抗算一下
• PCB工艺细节别忽视输出引脚之间做防漏电开窗，助焊剂务必清洗干净；高湿环境建议三防涂覆；另外光-MOS尽量远离大功率发热器件，降低局部温升，抑制温度带来的漏电上涨

第三步：软件逻辑做“动态补偿”

FCT测试流程里可以加一步“全部通道断开后的零点校准”，把通道固有漏电当作系统零点扣除，这样能抵消固定偏移。不过这个方法只适合漏电稳定不变的场景，如果温度漂移导致漏电变化，软件补偿就跟不上了

第四步：系统级规避

如果矩阵通道很多，避免多通道同时处于关断状态下并行采集，减少叠加效应。实在搞不定高阻抗微弱测量，别硬撑，果断换干簧继电器方案

别嫌麻烦，把漏电流当“第四参数”来对待 光-MOS光耦继电器有无触点、长寿命、高隔离等先天优势，但关断漏电流（典型最大1μA）是它的本性，不是缺陷。遇到问题别急着换器件，先审视选型、电路阻抗、温升工况和PCB工艺